Ventana Veyron V1 RISC

Auf der Hot Chips 2023 stellte Ventana Micro, ein RISC-V-CPU-Startup, sein neues Rechenzentrum Veyron V1 vor. Der Ventana Veyron V1 läutet die neue Ära der RISC-V-CPUs für das Rechenzentrum ein. Während dies für das V1-Produkt gilt, hat das Unternehmen offenbar bereits V2 im Einsatz.

Da diese live aus dem Auditorium stattfinden, entschuldigen Sie bitte Tippfehler. Hot Chips ist ein verrücktes Tempo.

Ventana hat eine lustige Zielrutsche für den Veyron V1. Man könnte es am besten als „wo immer wir Nachfrage finden können“ beschreiben.

Die Idee ist, dass Ventana Micro über einen RISC-V-CPU-Kern verfügt, also bis zu 16 Kerne pro Chiplet, und diese dann mit einem I/O-Hub kombiniert, der über Dinge wie DDR-Speichercontroller und PCIe verfügt. Laut Ventana kann Veyron V1 auf bis zu 192 Kerne skaliert werden, es können aber auch domänenspezifische Beschleuniger integriert werden.

Hier sind die wichtigsten Spezifikationen, einschließlich der Kerne, des Caches und mehr auf dem Chip. Ventana sagt, dass Veyron V1 Dinge wie Virtualisierung sowie Maßnahmen unterstützen wird, die es widerstandsfähiger gegen Seitenkanalangriffe machen.

Was den Support betrifft, waren wir überrascht, dass das Unternehmen bereits über verschachtelte Virtualisierung diskutiert. Die von uns gesehenen Arm Neoverse N1-Chips unterstützten nicht einmal verschachtelte Virtualisierung.

Hier erfahren Sie etwas mehr über die Kernmikroarchitektur. Wir können dies nicht so schnell transkribieren, wie wir nur die Folie zeigen.

Hier ist etwas mehr dazu.

Hier ist die Pipeline in einem sehr schwer lesbaren Diagramm.

Hier ist die Folie zum Vorhersagen, Abrufen und Dekodieren:

Hier sind die Lade-/Speicherdetails:

Bei einer Prozessorclustergröße verfügt jeder 16-Kern-Cluster über bis zu 48 MB L3-Cache.

Es wäre wirklich interessant gewesen, wenn das Unternehmen UCIe hier aufgenommen hätte, nur um zu sagen, dass es sich um eine der ersten UCIe-CPUs handelt und sich auf Chiplets konzentriert.

Was die Leistung angeht, strebt Ventana mit dem Veyron mit 128 Kernen die Leistung der Vorgängergeneration an. Die Zahlen für CPUs wie AMD EPYC Bergamo sind viel höher (>2x) als für Milan. Das Unternehmen sagte, V2 sei nicht in Produktion, während Bergamo bereits allgemein verfügbar sei.

In einem Markt für RISC-V muss Ventana zu diesem Zeitpunkt nicht schneller als AMD und Intel sein. Es muss nur nicht x86, nicht Arm und RISC-V sein. Die Leute betrachten RISC-V speziell als Ersatz für Arm in zukünftigen CPU- und xPU-Designs.

Ventana verfügt auch über eine Veyron V1-Referenzimplementierung, die für TSMC 5 nm verwendet werden kann.

RISC-V ist die Technologie, die man im alternativen x86-Bereich im Auge behalten sollte. Arm ist bereits groß, aber während das Unternehmen daran arbeitet, sein Geschäft neu zu gestalten, besteht für RISC-V die Möglichkeit, die Nutzung vieler von Arm geleisteter Arbeit zu stören. Als wir 2016 den Cavium ThunderX testeten, waren die Arm-Server-CPUs sehr rau. Seitdem wurde viel daran gearbeitet, von einer einzigen x86-Architektur-Codebasis und -Infrastruktur zu einer Welt mit mehreren Architekturen für x86 und Arm überzugehen. Ein Großteil dieser Arbeit wird von RISC-V genutzt, um seine Marktgeschwindigkeit zu erhöhen. Es scheint auch so, als ob das I/O-Chip-Design die Lehren von AMD nutzt, die sich als erfolgreich erwiesen haben.

Hoffentlich können wir bald echte Veyron-V1-Hardware ausprobieren.